備忘録として作業過程をメモしつつまとめていきます。
この記事は現段階で未解決です
今回私は次の条件でDACを使います。
・外付発振器をつかわ
ず、全て内蔵FRCとPLLで使う
・wavを適当に再生できれば良いので差動出力はポジティブ出力のみを使用
右チャネル・左チャネルとそれぞれ16bitのFIFOがあり、そこにデータをセットすることで自動でアナログ出力が出る。
出力されるとFIFOが空になり、また割込みが入る。
この割込み周期をDACCLKとする。
DACCLKは外付けの補助クロックをつけ、DAC専用とすれば非常に簡単に出来そうだけど、回路をなるべく簡素にしたので内蔵FRCPLLを使う。
とりあえずクロックの設定ができてんのか、超高速Lチカをしてみる。
次のプログラムは、まだ必要ないDACあたりの設定もかなり書かれているけど、DACの初期化を行うinit_dac()はコメントアウトしてあるのでDACは動作してない。
DAC割込み処理とかも無視してください。
/*
/*
* File: main_15.08.02.01.c
* Author: kota
*
* Created on 2015/07/17, 17:15
*/
/***********************************************************************
* プログラム全体にかかわる、初期設定
***********************************************************************/
/********************************
* ヘッダーのインクルード
********************************/
#define FCY 24413125UL
#include <libpic30.h>
#include <xc.h>
/********************************
* コンフィギュレーション
********************************/
#pragma config BWRP = WRPROTECT_OFF
#pragma config BSS = NO_BOOT_CODE
#pragma config RBS = NO_BOOT_RAM
#pragma config SSS = NO_SEC_CODE
#pragma config GWRP = OFF
#pragma config GSS = OFF
#pragma config FNOSC = FRCPLL
#pragma config IESO = OFF
#pragma config POSCMD = NONE
#pragma config OSCIOFNC = ON
#pragma config FCKSM = CSECMD
#pragma config FWDTEN = OFF
#pragma config FPWRT = PWR16
#pragma config ALTI2C = ON
#pragma config ICS = PGD1
#pragma config JTAGEN = OFF
/********************************
* ユーザー定義関数 プロトタイプ
********************************/
void init_gpio(void);
void init_clock(void);
void init_dac(void);
/***********************************************************************
* 関 数 群
***********************************************************************/
/********************************
* メイン関数
********************************/
int main(void) {
init_clock();
init_gpio();
//init_dac();
while(1){
LATAbits.LATA0 = 1;
__delay_ms(1);
LATAbits.LATA0 = 0;
__delay_ms(1);
}
return 0;
}
/********************************
* 動作クロックの設定
********************************/
void init_clock()
{
CLKDIVbits.ROI = 0; // Interrupts have no effect on the DOZEN bit
CLKDIVbits.DOZE = 0; // Fcy / 1
CLKDIVbits.DOZEN = 0; // disable DOZE
CLKDIVbits.FRCDIV = 0; // FRC/1(default)
// Initialize and configure Primary PLL, and enable Secondary Oscillator
PLLFBDbits.PLLDIV = 51; // M = 53
CLKDIVbits.PLLPOST = 1; // N2 = 4
CLKDIVbits.PLLPRE = 0; // N1 = 2
// Fvco = 7.3728MHz / N1 * M = 195.3792MHz
// Fosc = Fvco / N2 = 48.845MHz
// Fcy = Fosc / 2 = 24.422MHz
ACLKCONbits.SELACLK = 0; // PLL出力(Fvco参照)
//ACLKCONbits.ASRCSEL = 1; // DAC用クロックは主クロックを使用
ACLKCONbits.APSTSCLR = 0b111;
}
/********************************
* GPIOの設定
********************************/
void init_gpio()
{
AD1PCFGL = 0xFFFF; // アナログ入出力をオフに
TRISA = 0x0000; // RA0-
LATA = 0x0000; // 出力を０に初期化
}
/********************************
* Audio DACの設定
********************************/
void init_dac()
{
DAC1STATbits.ROEN = 1; // Right Channel DAC Output Enabled
DAC1STATbits.LOEN = 1; // Left Channel DAC Output Enabled
DAC1STATbits.RITYPE = 0; // Right Channel Interrupt if FIFO is empty
DAC1STATbits.LITYPE = 0; // Left Channel Interrupt if FIFO is empty
// DAC1STATbits.LMVOEN = 0; // Midpoint DAC output is anabled
// DAC1STATbits.RMVOEN = 0; // Midpoint DAC output is anabled
DAC1CONbits.AMPON = 0; // Amplifier Disabled During Sleep and Idle Modes
// Fs = 44.1kHz
// Fs(kHz) * 256 = 11.2896MHz
// Fvco(MHz) / 11.2896MHz = 17.31 ≒ 17
DAC1CONbits.DACFDIV = 16; // Divide Clock by 17
DAC1CONbits.FORM = 0; // Data Format is Unsigned
DAC1DFLT = 0x8000; // Default Value set to Midpoint when FORM
IFS4bits.DAC1RIF = 0; // Clear Right Channel Interrupt Flag
IFS4bits.DAC1LIF = 0; // Clear Left Channel Interrupt Flag
IEC4bits.DAC1RIE = 1; // Right Channel Interrupt Enabled
IEC4bits.DAC1LIE = 1; // Left Channel Interrupt Enabled
DAC1CONbits.DACEN = 1; // DAC1 Module Enabled
}
/********************************
* Audio DAC 割込み関数
********************************/
//-- ライトチャネル
void __attribute__((interrupt, no_auto_psv))_DAC1RInterrupt(void)
{
IFS4bits.DAC1RIF = 0; // Clear Right Channel Interrupt Flag
LATAbits.LATA0 = ~LATAbits.LATA0;
DAC1RDAT = 0x0000; // User Code to Write to FIFO Goes Here
}
//-- レフトチャネル
void __attribute__((interrupt, no_auto_psv))_DAC1LInterrupt(void)
{
IFS4bits.DAC1LIF = 0; // Clear Right Channel Interrupt Flag
DAC1LDAT = 0x8000; // User Code to Write to FIFO Goes Here
}
RA0をオシロで確認すると1kHz周期で出力が反転しているのでFcyの計算はあっていると考えられます。
ここで、次のブロック図を確認してみる。
一番下、右端にACLKという出力がある。これをいくらか分周したものがADCLKとなる。
この出力を登っていくと、Auxiliary Oscillator にたどり着くがちょっと登りすぎて、その二つくらい下のマルチプレクサちゃんに Fvco という選択肢が与えられてる。
これは、まさしく先ほどLチカをした時に使ったシステムクロックFcyを作る過程の信号である。
1kHzのLチカが出来たってことはこれもあっているはず。
・SELACLK
これはデフォルトで’０’です。よってPLL出力であるFvcoがマルチプレクサの出力となります。
・APSTSCLR
分周器です。こいつは 0b111 を指定することで 分周比が１となります（÷１）。
よって、ACLK DACはFvcoのまま、ということになります。
Fvcoは次の画像のように求まります。
Fvco = FIN / N1 × M
先ほどのプログラムの値だと
Fvco = 7.3728MHz / 2 × 53 = 195.3792MHz
となる。
AudioDACのブロック図を見てみる。
中央、左の方を見るとACLKの入力がある。
その次に分周器 CLK DIVがある。
この分周後の周波数、DACCLKは
DACCLK = Fs × 256 とある。
DACCLK = 44.1kHz×256 = 11.2896MHz
DACCLK = ACLK / CLK DIV
11.2896MHz = 195.3792MHz / CLK DIV
CLK DIV = 195.3792MHz / 11.2896MHz = 17.31 ≒ 17分周
DACFDIV = 16に設定すれば DACFDIV + 1の分周比となる。
これで、DACCLKの設定は完了のはず。
また、
Fosc = Fvco / N2
また Fosc < 80MHz という条件があるので
PLLPOST = 1 (N2 : ４分周） とし、
Fosc = 195.3792MHz / 4 = 48.8098MHz
Fcy = Fosc / 2
となる。
８行↑くらいの説明からは、もはやDACCLKには無関係の話であるはず。（ブロック図を見る限り）
では、DAC割込みの周期を見てみる。
プログラムは先程のプログラムで init_dac() のコメントアウトを外しただけ。
/*
* File: main_15.08.02.01.c
* Author: Chatteringok
*
* Created on 2015/07/17, 17:15
*/
/***********************************************************************
* プログラム全体にかかわる、初期設定
***********************************************************************/
/********************************
* ヘッダーのインクルード
********************************/
#define FCY 24413125UL
#include <libpic30.h>
#include <xc.h>
/********************************
* コンフィギュレーション
********************************/
#pragma config BWRP = WRPROTECT_OFF
#pragma config BSS = NO_BOOT_CODE
#pragma config RBS = NO_BOOT_RAM
#pragma config SSS = NO_SEC_CODE
#pragma config GWRP = OFF
#pragma config GSS = OFF
#pragma config FNOSC = FRCPLL
#pragma config IESO = OFF
#pragma config POSCMD = NONE
#pragma config OSCIOFNC = ON
#pragma config FCKSM = CSECMD
#pragma config FWDTEN = OFF
#pragma config FPWRT = PWR16
#pragma config ALTI2C = ON
#pragma config ICS = PGD1
#pragma config JTAGEN = OFF
/********************************
* ユーザー定義関数 プロトタイプ
********************************/
void init_gpio(void);
void init_clock(void);
void init_dac(void);
/***********************************************************************
* 関 数 群
***********************************************************************/
/********************************
* メイン関数
********************************/
int main(void) {
init_clock();
init_gpio();
init_dac();
while(1){
}
return 0;
}
/********************************
* 動作クロックの設定
********************************/
void init_clock()
{
CLKDIVbits.ROI = 0; // Interrupts have no effect on the DOZEN bit
CLKDIVbits.DOZE = 0; // Fcy / 1
CLKDIVbits.DOZEN = 0; // disable DOZE
CLKDIVbits.FRCDIV = 0; // FRC/1(default)
// Initialize and configure Primary PLL, and enable Secondary Oscillator
PLLFBDbits.PLLDIV = 51; // M = 53
CLKDIVbits.PLLPOST = 1; // N2 = 4
CLKDIVbits.PLLPRE = 0; // N1 = 2
// Fvco = 7.3728MHz / N1 * M = 195.3792MHz
// Fosc = Fvco / N2 = 48.845MHz
// Fcy = Fosc / 2 = 24.422MHz
ACLKCONbits.SELACLK = 0; // PLL出力(Fvco参照)
ACLKCONbits.APSTSCLR = 0b111;
}
/********************************
* GPIOの設定
********************************/
void init_gpio()
{
AD1PCFGL = 0xFFFF; // アナログ入出力をオフに
TRISA = 0x0000; // RA0-
LATA = 0x0000; // 出力を０に初期化
}
/********************************
* Audio DACの設定
********************************/
void init_dac()
{
DAC1STATbits.ROEN = 1; // Right Channel DAC Output Enabled
DAC1STATbits.LOEN = 1; // Left Channel DAC Output Enabled
DAC1STATbits.RITYPE = 0; // Right Channel Interrupt if FIFO is empty
DAC1STATbits.LITYPE = 0; // Left Channel Interrupt if FIFO is empty
// DAC1STATbits.LMVOEN = 0; // Midpoint DAC output is anabled
// DAC1STATbits.RMVOEN = 0; // Midpoint DAC output is anabled
DAC1CONbits.AMPON = 0; // Amplifier Disabled During Sleep and Idle Modes
// Fs = 44.1kHz
// Fs(kHz) * 256 = 11.2896MHz
// Fvco(MHz) / 11.2896MHz = 17.31 ≒ 17
DAC1CONbits.DACFDIV = 16; // Divide Clock by 17
DAC1CONbits.FORM = 0; // Data Format is Unsigned
DAC1DFLT = 0x8000; // Default Value set to Midpoint when FORM
IFS4bits.DAC1RIF = 0; // Clear Right Channel Interrupt Flag
IFS4bits.DAC1LIF = 0; // Clear Left Channel Interrupt Flag
IEC4bits.DAC1RIE = 1; // Right Channel Interrupt Enabled
IEC4bits.DAC1LIE = 1; // Left Channel Interrupt Enabled
DAC1CONbits.DACEN = 1; // DAC1 Module Enabled
}
/********************************
* Audio DAC 割込み関数
********************************/
//-- ライトチャネル
void __attribute__((interrupt, no_auto_psv))_DAC1RInterrupt(void)
{
IFS4bits.DAC1RIF = 0; // Clear Right Channel Interrupt Flag
LATAbits.LATA0 = ~LATAbits.LATA0;
DAC1RDAT = 0x0000; // User Code to Write to FIFO Goes Here
}
//-- レフトチャネル
void __attribute__((interrupt, no_auto_psv))_DAC1LInterrupt(void)
{
IFS4bits.DAC1LIF = 0; // Clear Right Channel Interrupt Flag
DAC1LDAT = 0x8000; // User Code to Write to FIFO Goes Here
}
早速、RA0のポート変化の周期をみたら、22.388kHzでした。
目的の44.1kHzのやく半分です。
なぜ、分周比が上がってるのでしょうか。
17分周をその半分にすれば44.1kHzは作れますが、スッキリしない。
現状ではわからないことがわかった。
